5518数字音频输出端是几脚有无控制端

可参考STi5500 ，基本以至STi5518简介STi5518 是ST公司推出的一种功能更为强大，价格更低的单片解复用和解码器芯片，是该公司STi5500的升级产品。STi5518保留了STi5500的所有功能，并添加了对杜比数码和MP3音频解码的支持，是目前数字机顶盒的理想元件。该芯片的特征是：内置速度达81MHz的32位CPU；内置2K字节I存储器、2K字节D存储器和4K字节D存储器SDRAM；片内的音频解码器支持MPEG-2多声道解码，3X 2声道PCM输出，IEC60958一IEC61937数字输出，DTS数字输出和MP3解码；片内的视频解码器支持MPEG-2 MP；高性能在屏显示功能：每像素2到8位OSD可选，具有抗闪烁、抗摆动的滤波器；内置PAL／NTSC／SECAM编码器，支持RGB、CVBS、Y／C和YIN输出；分配SDRAM存储器接口：可支持1或2X16M位、或1X 64M位、125MHzSDRAM，对SDRAM、ROM和外围器件可编程；前端接口有串行、并行和ATAPI接口，硬件扇区滤波器，集成的CSS解扰和跟踪缓冲器；片内的传输流解复用器支持并行／串行输入，DES和DVB解扰，32个PID；具有2个UART、2个smart卡、I2C控制器、3个PWM输出、3个捕捉定时器；支持MODEM；具有44位可编程I／O口；具有IR发射器／接收器。采用这种芯片的有线数字电视机顶盒有深圳同洲CDVBC5350、2300T，CDVB5188A/B卫星数字电视接收机，四川九州DVS-2018E/HC卫星数字电视接收机，四川长虹DVB-S3600MV卫星数字电视接收机，DVB-C2000/B有线数字电视机顶盒，金泰克KT-D5518、8855/G卫星数字电视接收机等。1CPU：STi5518芯片内的CPU是1个ST20C2+32位处理器核心，它包含指令处理逻辑、指令和数据指针、1个操作数寄存器，它能直接访问可存储数据或程序的高速在片SRAM，与片外的程序、数据存储器相比，使用缓存将大大缩短访问时间。CPU还能通过通用外部存储器接口EMI或共享MPEG编码器的本机存储器接口LMI来访问存储器。2中断系统：中断系统允许在片模块或外部中断源中断现行处理，以便运行中断处理程序。中断信号主要有以下几种：外部中断脚上的信号；来自内部电路或子系统的信号；软件主持悬挂寄存器内的中断。中断由在片中断控制器和在片中断级控制器实现，中断级控制器把31个进入的中断源复用送进八个中断控制器。该中断控制器支持八级优先权中断并管理悬挂中断，它还支持中断嵌套。在这八级中断中，第7级的优先权最高，第0级的优先权最低。 八级中断的每级都能用INC—触发方式寄存器编程为中断触发方式。3链路接口：链路接口接收来自DVB或DSS的传输流输入，从传输码流中提取用于解码和播放的基本码流包PES，并存入由解码器控制单元使用的缓冲器中。链路连接前端接口到MPEG解码器和ST20，主要由下述单元组成：获取RAMAR＋NRSS可恢复安全系统接口；解扰器DESCR；高速数字音视频SDTV／P1394接口；滤波器RAM；包括传输处理器、条处理器在内的处理单元；适应场滤波器；时钟发生器和DMA引擎。4MPEG视频解码器：该解码器是一个支持MPEG-1和MPEG-2标准的视频压缩处理器，显示图像的格式转换由垂直和水平滤波器完成，用户定义的位图可通过使用在屏显示功能叠加在显示图像上。MPEG视频解码器包括内容随图像改变的寄存器、可变长度解码器VLD、视频解码流水线控制器、PES分析器、位缓冲器和启动码检测器等部分。5子图像解码器：硬件子图像解码器集成在STi5518中，包含子图像单元的子图像位缓冲器集成在外部SDRAM存储器中，且尺寸是可编程的，其位置和尺寸可用2K字节的倍数设置。子图像位缓冲器在上电复位时设置，在工作期间，其尺寸和位置是连续的。子图像解码器还能作为硬件指针单元。子图像的优先权由可编程寄存器最先提出，因此它位于所有其他显示板前面。可使用存储在外部SDRAM中的压缩位图运行长度编码来定义指针。位图可以是包括整屏在内的任何尺寸，每个指针可以定义像素混合因子来提供反别名背景。6显示平面：显示单元是MPEG视频解码器的一部分，以图解顺序叠加了四个显示平面。包括带背景色和前端的子图用作光标平面。子图像平面可在OSD和MPEG视频平面之间交替放置，可用作第二个在屏显示平面。7音频解码器：内置的音频解码器用来解码音频PES码流，输出PCM立体声音频数据。解码器支MPEG和Dolby数字两种方式，包括兼容于下混合的Dolby环绕和正逻辑解码器。在解码器中，采样滤波器支持96?kHz、48?kHz、441?kHz和32?kHz的采样和半采样频率。输出6个声道的PCM音频数据，还能输出外部数模转换器所需的时钟信号。8前端接口：前端接口使用同步串行规程，在外部前端和存储器之间传送和接收DAC和ADC采样信号。在存储器缓冲器和前端接口模块之间，用DMA方式传送采样数据。FIFO用来确定存储器的存取等待时间。该接口允许为改进存储器带宽效率使用突发脉冲，支持V22bis标准。9存储器子系统：存储器子系统包括芯片内置的在片存储器和外部存储器接口。10视频编码器：把标准的4∶2∶2数字视频流转换成标准的模拟基带PAL/SECAM／NTSC信号，以及RGB和YCbCr模拟分量。可用6个输出脚输出6种不同的视频信号。11Smart卡接口：该芯片有两个Smart卡接口，支持兼容于IS07816—3的Smart卡。每个接口都带有UARTASC，提供给可编程的时钟发生器和八位并行IO口。